NT512D72S4PA0GR 데이터 시트보기 (PDF) - Nanya Technology
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NT512D72S4PA0GR Datasheet PDF : 14 Pages
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NT512D72S4PA0GR
512MB : 64M x 72
Registered DDR SDRAM DIMM
Functional Block Diagram ( 1 Bank, 64Mx4 DDR SDRAMs )
VSS
RS0
DQS0
DQ0
DQ1
DQ2
DQ3
DQS1
DQ8
DQ9
DQ10
DQ11
DQS2
DQ16
DQ17
DQ18
DQ19
DQS3
DQ24
DQ25
DQ26
DQ27
DQS4
DQ32
DQ33
DQ34
DQ35
DQS5
DQ40
DQ41
DQ42
DQ43
DQS6
DQ48
DQ49
DQ50
DQ51
DQS7
DQ56
DQ57
DQ58
DQ59
DQS8
CB0
CB1
CB2
CB3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DM0/DQS9
DQ4
DQ5
DQ6
DQ7
DM1/DQS10
DQ12
DQ13
DQ14
DQ15
DM2/DQS11
DQ20
DQ21
DQ22
DQ23
DM3/DQS12
DQ28
DQ29
DQ30
DQ31
DM4/DQS13
DQ36
DQ37
DQ38
DQ39
DM5/DQS14
DQ44
DQ45
DQ46
DQ47
DM6/DQS15
DQ52
DQ53
DQ54
DQ55
DM7/DQS16
DQ60
DQ61
DQ62
DQ63
DM8/DQS17
CB4
CB5
CB6
CB7
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
DQS CS DM
I/O 0
I/O 1 D0
I/O 2
I/O 3
CS0
BA0-BA1
A0 - A12
RAS
CAS
CKE0
WE
R RS0
E RBA0-RBA1
G RA0-RA12
I
S
RRAS
T RCAS
E RCKE0A
R RWE
S0 : SDRAMs D0 - D17
BA0-BA1 : SDRAMs D0 - D17
A0 - A12 : SDRAMs D0 - D17
RAS : SDRAMs D0- D17
CAS : SDRAMs D0- D17
CKE : SDRAMs D0- D17
WE : SDRAMs D0- D17
PCK
PCK
RESET
Notes :
1. DQ-to-I/O wiring may be changed within a byte
2. DQ/DQS/DM/CKE/CS relationships are maintained as shown.
3. DQ/DQS resistors are 22 Ohms.
4. VDDID strap connections (for memory device VDD,VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
STRAP IN (VSS): VDD 1 VDDQ.
5. Address and control resistors are 22Ohms.
VDDSPD
VDDQ
VDD
VREF
VSS
VDDID
Serial PD
D0 - D17
D0 - D17
D0 - D17
D0 - D17
Strap : see Note4
Serial PD
SCL
WP A0 A1 A2
SA0 SA1 SA2
SDA
* CK0, CK0 --------- PLL*
* Wire per Clock Loading Table/Wiring Diagrams
Preliminary 08/01
4
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